The present invention utilizes a test circuit for receiving a reference clock signal and a sense clock signal and subsequently determining whether or not the reference and sense clock signals are either correct multiples of each other and/or in phase with each other. The test circuit may be located on the same chip with the microprocessor and the clock circuitry. The clock circuitry may include a phase locked loop ("PLL") circuit for receiving the reference clock signal and producing a sense clock signal for use by the remainder of the chip, wherein the sense clock signal is a multiple of the reference clock signal. The test circuit may count the number of cycles of the sense clock signal occurring within a predetermined amount of time, which may be proportional to the reference clock period. Alternatively, the sense clock signal and the reference clock signal may be passed through an XOR circuit and then the number of cycles counted within a predetermined time period. In both cases, if the number of cycles counted is not what was expected, then it is known that the sense clock signal was not properly produced by the PLL circuit.

La présente invention utilise un circuit d'essai pour recevoir un signal d'horloge de référence et un signal d'horloge de sens et déterminer plus tard si les signaux d'horloge de référence et de sens sont ou des multiples corrects de l'un l'autre et/ou dans la phase avec l'un l'autre. Le circuit d'essai peut être situé sur le même morceau avec le microprocesseur et les circuits d'horloge. Les circuits d'horloge peuvent inclure circuit de la boucle fermé à clef par phase (un "PLL") pour recevoir le signal d'horloge de référence et produire un signal d'horloge de sens à l'usage du reste du morceau, où le signal d'horloge de sens est un multiple du signal d'horloge de référence. Le circuit d'essai peut compter le nombre de cycles du signal d'horloge de sens se produisant dans une quantité de temps prédéterminée, qui peut être proportionnelle à la période d'horloge de référence. Alternativement, le signal d'horloge de sens et le signal d'horloge de référence peuvent être passés par un circuit de XOR et puis le nombre de cycles comptés au cours d'une période prédéterminée de temps. Dans les deux cas, si le nombre de cycles comptés n'est pas ce qui a été prévu, alors on le sait que le signal d'horloge de sens n'a pas été correctement produit par le circuit de PLL.