A one-to-many bus bridge includes a system bus interface, a first I/O bus interface, a second I/O bus interface, a multiple logical FIFO system wherein first and second logical FIFOs share a common storage system, and demultiplexer and control circuitry. The demultiplexer and control circuitry are configured so that cycle information destined for the first I/O bus interface is enqueued from the system bus interface into the first logical FIFO and is dequeued from the first logical FIFO into the first I/O bus interface. Cycle information destined for the second I/O bus interface is enqueued from the system bus interface into the second logical FIFO and is dequeued from the second logical FIFO into the second I/O bus interface. A level-of-fullness monitor monitors the common storage system and generates first and second level-of-fullness indications responsive thereto. The system bus interface is operable to declare I/O halt and I/O resume conditions on a system bus responsive to halt and resume commands. The control circuitry issues the halt command when the first level-of-fullness indication is generated, and issues the resume command when the second level-of-fullness indication is generated. The first level-of-fullness indication is generated before the free storage capacity in the common storage system becomes less than a predetermined maximum size of post-halt cycle information. The second level-of-fullness indication is generated after the amount of free storage capacity in the common storage system becomes greater than the predetermined maximum size of the post-halt cycle information.

Des un-à-beaucoup de pont en autobus inclut une interface de bus de système, une première interface de bus d'I/O, une deuxième interface de bus d'I/O, un système logique multiple de fifo où part d'abord et en second lieu logique de FIFOs un système de stockage commun, et le démultiplexeur et les circuits de commande. Le démultiplexeur et les circuits de commande sont configurés de sorte que l'information de cycle destinée à la première interface de bus d'I/O soit mise de l'interface de bus de système dans le premier fifo logique et soit retirée de la file d'attente en file d'attente du premier fifo logique dans la première interface de bus d'I/O. L'information de cycle destinée à la deuxième interface de bus d'I/O est mise de l'interface de bus de système dans le deuxième fifo logique et est retirée de la file d'attente en file d'attente du deuxième fifo logique dans la deuxième interface de bus d'I/O. Un moniteur de niveau-de-plénitude surveille le système de stockage commun et se produit d'abord et les deuxièmes indications de niveau-de-plénitude sensibles là-dessus. L'interface de bus de système est fonctionnelle pour déclarer la halte d'I/O et les conditions de résumé d'I/O sur un système transportent sensible à la halte et reprennent des commandes. Les circuits de commande publient la commande de halte quand la première indication de niveau-de-plénitude est produite, et publient la commande de résumé quand la deuxième indication de niveau-de-plénitude est produite. La première indication de niveau-de-plénitude est produite avant que la capacité de stockage libre dans le système de stockage commun devienne moins qu'une taille maximum prédéterminée de poteau-stoppent l'information de cycle. La deuxième indication de niveau-de-plénitude est produite après que la quantité de capacité de stockage libre dans le système de stockage commun devienne plus grande que la taille maximum prédéterminée du poteau-stoppent l'information de cycle.