A method and apparatus for generation of CRC generation/checker circuitry. A symbolic simulation-based algorithm to derive boolean equations for a parameterizable data-width CRC generator/checker is described. The equations generated are used to implement a data-flow representation of the CRC circuit in VHDL. The VHDL description is then synthesized into gates.

Eine Methode und ein Apparat für Erzeugung zyklische Blockprüfung generation/checker des Schaltkreises. Ein symbolischer Simulation-gegründeter Algorithmus, zum der Booleschen Gleichungen für eine parameterizable Daten-Breite zyklische Blockprüfung generator/checker abzuleiten wird beschrieben. Die erzeugten Gleichungen werden verwendet, um eine Datenflußdarstellung des zyklische Blockprüfung Stromkreises in VHDL einzuführen. Die VHDL Beschreibung wird dann in Gatter synthetisiert.