A process is provided for generating a synoptic layout database for efficient layout parasitic extraction and circuit simulation in post-layout verification of an integrated circuit (IC) design for a system having a plurality of repetitive subcircuits. The process includes the steps of: receiving an input layout database including a plurality of geometric objects including cells representing the IC design, each of the cells including a plurality of polygons; identifying a plurality of repetitive cells of the input layout database, the repetitive cells being associated with the repetitive sub-circuits; recognizing at least one pattern of the repetitive cells; defining at least one cut region of the input layout database, the cut region being defined by physical layout coordinates, the cut region intersecting a corresponding pattern of the repetitive cells; and generating a synoptic layout database.

Un processo è fornito per la generazione una base di dati sinottica della disposizione per l'estrazione parassita della disposizione efficiente e della simulazione di circuito nella verifica della alberino-disposizione di un disegno del circuito integrato (IC) per un sistema che ha una pluralità di subcircuits ripetuti. Il processo include i punti di: ricezione della base di dati della disposizione dell'input compreso una pluralità di oggetti geometrici compreso le cellule che rappresentano il disegno di IC, ciascuna delle cellule compreso una pluralità di poligoni; identificando una pluralità di cellule ripetute della base di dati della disposizione dell'input, le cellule ripetute che sono associate con i secondario-circuiti ripetuti; riconoscere almeno un modello delle cellule ripetute; la definizione almeno dell'uno ha tagliato la regione della base di dati della disposizione dell'input, la regione del taglio che è definita dalle coordinate fisiche della disposizione, la regione del taglio che interseca un modello corrispondente delle cellule ripetute; e generando una base di dati sinottica della disposizione.