A queued arbitration mechanism transfers all queued processor bus requests to a centralized system controller/arbiter in a descriptive and pipelined manner. Transferring these descriptive and pipelined bus requests to the system controller allows the system controller to optimize the system bus utilization via prioritization of all of the requested bus operations and pipelining appropriate bus grants. Intelligent bus request information is transferred to the system controller via encoding and serialization techniques.

Eine angestandene Schlichtung Einheit bringt alle angestandenen Prozessorbusanträge auf ein zentralisiertes System controller/arbiter in einer beschreibenden und durch Rohre geleiteten Weise. Das Bringen dieser beschreibenden und durch Rohre geleiteten Busanträge auf den System Steuerpult erlaubt dem System Kontrolleur, die System Busanwendung über prioritization von den ganzen von erbetenen Bus- zu optimieren und -durch Rohre leiten der passenden Busbewilligungen. Intelligente Busantraginformationen werden auf den System Steuerpult über Kodierung und Veröffentlichungtechniken gebracht.