Banks are arranged on a memory chip, forming a matrix. A data input/output circuit is provided at one side of the memory chip. A data bus is provided among the banks and connected to the data input/output circuit. Each bank has a plurality of memory cell arrays a cell-array controller, a row decoder, column decoders, and a DQ buffer. The cell-array controller and the row decoder oppose each other. The column decoders oppose the DQ buffer. Local DQ lines are provided between the memory cell arrays, and global DQ liens extend over the memory cell arrays. The local DQ lines extend at right angles to the global DQ lines.

La banca è organizzata su un circuito integrato di memoria, formante una tabella. Un circuito dell'ingreso/uscita di dati è fornito su un lato del circuito integrato di memoria. Un canale omnibus di dati è fornito fra la banca ed è collegato al circuito dell'ingreso/uscita di dati. Ogni banca ha una pluralità di allineamenti delle cellule di memoria cellula-allinea il regolatore, un decodificatore di fila, i decodificatori della colonna e un amplificatore di DQ. Cellula-allini il regolatore ed il decodificatore di fila si oppone. I decodificatori della colonna oppongono l'amplificatore di DQ. Le linee locali di DQ sono fornite fra gli allineamenti delle cellule di memoria ed i liens globali di DQ si estendono sopra gli allineamenti delle cellule di memoria. Le linee locali di DQ si estendono perpendicolarmente alle linee globali di DQ.