An interconnect delay test uses the IEEE 1149.1 standard test access port (TAP) controller. No modification of standard boundary cells is required. Since the standard boundary scan cells are used, circuit board and/or backplane interconnect delay tests do not affect ASIC (application specific integrated circuit) designs. It allows board and system designers to add new interconnect AC tests for any signals at any time without modification of ASICs. Since the method has no impact on the operations of the standard TAP controller, it is possible to use available test softwares for interconnect DC tests to perform the proposed delay test. The method can also be integrated as part of in-system interconnect tests.

Una interconexión retrasa aplicaciones de la prueba el regulador del puerto del acceso de la prueba del estándar de IEEE 1149.1 (GOLPECITO). No se requiere ninguna modificación de las células estándares del límite. Puesto que se utilizan las células estándares de la exploración del límite, el tablero de circuito y/o la interconexión de la placa madre retrasa pruebas no afectan diseños de ASIC (circuito integrado específico del uso). Permite que el tablero y los diseñadores de sistema agreguen las nuevas pruebas de la CA de la interconexión para cualquier señal en cualquier momento sin la modificación de ASICs. Puesto que el método no tiene ningún impacto en las operaciones del regulador estándar del GOLPECITO, es posible utilizar los softwares disponibles de la prueba para las pruebas de la C.C. de la interconexión para realizar propuestos retrasa la prueba. El método se puede también integrar como parte de pruebas de la interconexión del en-sistema.

 
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