A method for improving the timing performance of a standard cell ASIC layout. The method is operable at any phase of the ASIC design cycle including following the completion of layout phase placement and routing. The method compares post-layout timing values with pre-layout timing targets for each timing arc associated with each standard cell component of the ASIC design. For each timing arc, a functionally equivalent cell having higher or lower output drive is selected which optimally improves the timing slack on each timing arc. To assure that the method converges and terminates, a list of timing slack values, one for each timing arc of the ASIC design, is constructed in sorted order from worst timing slack to best timing slack. The swap method determines in order from worse timing slack to best a functionally equivalent standard cell which may be swapped to improve the timing slack on the timing arc. Once a standard cell is swapped for a given timing arc, no further swaps need be made for subsequent entries on the sorted list: the timing slack of subsequent entries is assured to be better than the worse timing slack value of an earlier encountered timing arc in the sorted list.

Un método para mejorar el funcionamiento que mide el tiempo de una disposición estándar de la célula ASIC. El método es operable en cualquier fase del ciclo del diseño de ASIC incluyendo el siguiente de la terminación de la colocación de la fase de la disposición y encaminar. El método compara valores de la sincronización de la poste-disposicio'n con las blancos de la sincronización de la pre-disposicio'n para cada arco de la sincronización asociado a cada componente estándar de la célula del diseño de ASIC. Para cada arco de la sincronización, una célula funcionalmente equivalente que tiene impulsión más alta o más baja de la salida se selecciona que mejore óptimo la holgura de la sincronización en cada arco de la sincronización. Para asegurar que el método converge y termina, una lista de los valores de la holgura de la sincronización, uno para cada arco de la sincronización del diseño de ASIC, se construye en orden clasificada de la holgura peor de la sincronización a la mejor holgura de la sincronización. El método del intercambio se determina en orden de la holgura peor de la sincronización lo más mejor posible a una célula estándar funcionalmente equivalente que se pueda intercambiar para mejorar la holgura de la sincronización en el arco de la sincronización. Una vez que una célula estándar se intercambie por un arco que mide el tiempo dado, ningunos más futuros intercambian necesitan ser hechos para las entradas subsecuentes en la lista clasificada: la holgura de la sincronización de entradas subsecuentes se asegura para ser mejor que el valor peor de la holgura de la sincronización de un arco que mide el tiempo encontrado anterior en la lista clasificada.