The present invention allows the logic state of a clocked precharge (CP) logic gate to be tested when stopping or starting the logic gate's clock and comprises a plurality of clock signals with overlapping phases and a plurality of CP logic gates coupled in series. Each CP logic gate of the plurality of CP logic gates is coupled to an individual clock signal. The present invention further comprises one or more signal keeper devices coupled to certain individual CP logic gates in the critical path of the logic state. The signal keeper device allows the state of the plurality of CP logic gates to be tested when stopping or starting the individual clock signal of an individual logic gate of said plurality of logic gates. The present invention is suitable for a variety of testing techniques that includes IDDQ, scan testing, and hardware emulation testing.

La présente invention permet à l'état de logique d'une porte synchronisée de logique de la pré-charge (CP) d'être examiné quand l'arrêt ou commencer de la logique ont déclenché l'horloge et comporte une pluralité des signaux d'horloge avec des phases de recouvrement et une pluralité des portes de logique de CP couplées en série. Chaque porte de logique de CP de la pluralité de portes de logique de CP est couplée à un signal individuel d'horloge. La présente invention autre comporte un ou plusieurs des dispositifs de garde de signal couplés à certaines portes de logique de l'individu CP dans le chemin critique de l'état de logique. Le dispositif de garde de signal permet à l'état de la pluralité de portes de logique de CP d'être examiné en arrêtant ou en commençant le signal individuel d'horloge d'une porte individuelle de logique de ladite pluralité de portes de logique. La présente invention convient à une variété de méthodes d'essai qui inclut IDDQ, balayage examinant, et essai d'émulation de matériel.