In a delay error improving process of a logic circuit, delay performance is certainly improved by maintaining layout and wiring path after completion of layout and wiring. A path delay is calculated by a circuit delay period calculating portion using an actual wiring information after wiring process. By the critical path extracting portion, a path not satisfying a delay performance and critical path is extracted. The cell on the critical path is re-arranged with replacing the cell having different delay performance with the same function. The overlap of the replaced cell with the other cell is solved by moving the cell. By the partial re-wiring portion, wiring connected to the replaced cell and the cells moved for overlap solving within the partial wiring region are re-wired and the layout and the wiring path of the cells not influenced by the cell replacement are maintained.

In een vertragingsfout die proces van een logicakring verbetert, worden de vertragingsprestaties zeker verbeterd door het handhaven van lay-out en weg van lay-out na voltooiing te telegraferen en te telegraferen. Een wegvertraging wordt berekend door een de periode van de kringsvertraging het berekenen gedeelte gebruikend een daadwerkelijke bedradingsinformatie na bedradingsproces. Door de kritieke weg die gedeelte haalt, worden een weg geen vertragingsprestaties tevredenstellen en de kritieke weg die gehaald. De cel op de kritieke weg wordt met het vervangen van de cel herschikt die verschillende vertragingsprestaties heeft met de zelfde functie. De overlapping van de vervangen cel met de andere cel wordt opgelost door de cel te bewegen. Door het gedeeltelijke van nieuwe bedrading voorziende gedeelte, worden de bedrading verbonden met de vervangen cel en de cellen die voor overlapping worden bewogen die binnen het gedeeltelijke telegraferende gebied oplost van nieuwe bedrading voorzien en de lay-out en de bedradingsweg van de cellen niet die door de celvervanging worden beïnvloed worden gehandhaafd.