A method and apparatus for lowering the power dissipation for a semiconductor IC without adverse effects on its operation. The method takes into consideration the timing and function of the IC. The methods includes an analysis step to determine the delay time of each logic path by using test patterns, a classifying step for the logic paths corresponding to the delay times on the logic paths, a marking step for a class mark of the group classified in the classifying step to nodes of each logic path, a shrinking step for reducing the size of an element or a basic cell connected to the nodes having the mark of the smaller delay time group in the classified groups, and a confirming step for the delay times on the logic paths.

Een methode en een apparaat om de machtsdissipatie voor een halfgeleider IC zonder ongunstige gevolgen voor zijn verrichting te verminderen. De methode neemt in overweging de timing en de functie van IC. De methodes omvat een analysestap om de vertragingstijd van elke logicaweg te bepalen door testpatronen, een het classificeren stap voor de logicawegen te gebruiken die aan de vertragingstijden beantwoorden op de logicawegen, een het merken stap voor een klassewaarde van de groep die in de het classificeren stap aan knopen van elke logicaweg wordt, een krimpende stap voor het verminderen van de grootte van een element of een basiscel die met de knopen wordt verbonden geclassificeerd die het teken van de kleinere groep van de vertragingstijd in de geclassificeerde groepen hebben, en een bevestigende stap voor de vertragingstijden op de logicawegen.