A bridge for a multi-processor system includes bus interfaces for connection to an I/O bus of a first processing set, an I/O bus of a second processing set and a device bus. A bridge control mechanism is configured to compare address and data phases of I/O accesses by the first and second processing sets. At least one dissimilar data register is provided for each processing set. The bridge control mechanism is operable in response to an address phase of a dissimilar data register write access to disregard any differences in the data phase for the dissimilar data write access. Non-deterministic data (for example relating to a real time clock) can be output from the processing sets in a combined (lockstep comparison) mode. A read destination address supplied in common by the first and second processing sets for a dissimilar data read access can cause data read from a determined one of the dissimilar data registers to be supplied the first and second processing sets. In this manner, the processing sets may have the dissimilar data replaced by the same data. The read destination address supplied in common by the first and second processing sets can determine the dissimilar data register from which data is read.

Un ponticello per un sistema del multiprocessore include le interfacce bus per collegamento ad un bus di I/O di un primo insieme d'elaborazione, ad un bus di I/O di un secondo insieme d'elaborazione e ad un bus del dispositivo. Un meccanismo di controllo del ponticello è configurato per confrontare l'indirizzo e le fasi di dati di I/O accede a dai primi e secondi insiemi d'elaborazione. Almeno un registro dissimile di dati è fornito per ciascuno che procede l'insieme. Il meccanismo di controllo del ponticello è operabile in risposta ad una fase di indirizzo di un registro dissimile di dati scrive l'accesso per ignorare tutte le differenze nella fase di dati per i dati dissimili scrive l'accesso. I dati non deterministici (per esempio per quanto riguarda un temporizzatore in tempo reale) possono essere prodotti dagli insiemi d'elaborazione (in un modo unito di confronto del lockstep). Un indirizzo di destinazione colto fornito il in comune dai primi e secondi insiemi d'elaborazione per un accesso colto dissimile di dati può causare i dati colti da risoluto dei registri dissimili di dati da fornire i primi e secondi insiemi d'elaborazione. In questo modo, gli insiemi d'elaborazione possono avere i dati dissimili sostituiti dagli stessi dati. L'indirizzo di destinazione colto fornito il in comune dai primi e secondi insiemi d'elaborazione può determinare il registro dissimile di dati da cui i dati sono letti.