An electronic device such as a computer, is provided with a processor responsive to a sleep signal being asserted to emit a sleep acknowledgement signal and enter a low power mode, and a memory which is also settable in a low power mode. The memory is, for example, a DRAM with a self refresh mode. Control of entry of the memory into its low power (or sleep) mode is effected by a sleep control circuit. This circuit sets the memory into its low power mode upon detection of the sleep acknowledgement signal emitted by the processor. Preferably, the sleep control circuit forms part of a memory controller, and the sleep acknowledgement signal is a bus transaction, that is detected by the memory controller.

Un dispositivo elettronico quale un calcolatore, è fornito di un processor sensible a reagire ad un segnale di sonno che è asserito per emettere un segnale di riconoscimento di sonno e per entrare in un modo basso di alimentazione e di una memoria che è inoltre settable in un modo basso di alimentazione. La memoria è, per esempio, un DRAM con un auto rinfresca il modo. Il controllo dell'entrata della memoria nel relativo modo basso sonno o (di alimentazione) è effettuato da un circuito di controllo di sonno. Questo circuito regola la memoria nel relativo modo basso di alimentazione su rilevazione del segnale di riconoscimento di sonno emesso dal processor. Preferibilmente, il circuito di controllo di sonno fa di un regolatore di memoria ed il segnale di riconoscimento di sonno è una transazione del bus, che è rilevata dal regolatore di memoria.

 
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> Method and apparatus for producing a message authentication code in a cipher block chaining operation by using linear combinations of an encryption key

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