A single phase edge-triggered dual-rail dynamic flip-flop circuit for use with dynamic logic gates includes an input stage, precharge stage and buffer. The input stage is coupled to receive a data-input signal and a clock signal. During the precharge phase, the input stage provides an output signal that is the complement of the data input signal. When the data input signal is provided by a dynamic logic gate, the input stage output signal is precharged to a logic high level. During the evaluation phase, the input stage generates an output signal that either remains at a logic high level or else transitions from high-to-low. The precharge stage receives the output signal from the input stage and the clock signal. During the precharge phase, the precharge stage generates a logic high level output signal independently of the signal received from the input stage. However, the logic high level signal from the input stage turns on hard a n-channel transistor in the precharge stage, which minimizes the delay through the precharge stage during the evaluation phase. During the evaluation phase, the precharge stage outputs the complement of the output signal received from the input stage. The buffer is coupled to receive the output signal from the precharge stage. During both the precharge and evaluation phases, the buffer outputs the complement of the output signal received from the precharge stage.

Ein einphasiges flankengesteuerte Doppel-Schiene dynamischer Flipflopstromkreis für Gebrauch mit dynamischen Logikgattern schließt ein Eingang Stadium, Vor-Aufladung Stadium und Puffer ein. Das Eingang Stadium wird verbunden, um ein Daten-Eingang Signal und ein Taktgebersignal zu empfangen. Während der Vor-Aufladung Phase stellt das Eingang Stadium ein Ausgangssignal zur Verfügung, das die Ergänzung des Dateneingabesignals ist. Wenn das Dateneingabesignal von einem dynamischen Logikgatter zur Verfügung gestellt wird, wird das Eingang Stadium Ausgangssignal zu einem hohen Niveau der Logik vorbelastet. Während der Auswertung Phase erzeugt das Eingang Stadium ein Ausgangssignal, daß entweder auf einem hohen Niveau der Logik oder sonst Übergängen von hoch-zu-niedrigem bleibt. Das Vor-Aufladung Stadium empfängt das Ausgangssignal vom Eingang Stadium und vom Taktgebersignal. Während der Vor-Aufladung Phase erzeugt das Vor-Aufladung Stadium ein Ausgangssignal des hohen Niveaus der Logik unabhängig des Signals, das vom Eingang Stadium empfangen wird. Jedoch schaltet das Signal des hohen Niveaus der Logik vom Eingang Stadium stark einen Nführung Transistor im Vor-Aufladung Stadium ein, das verzögert durch das Vor-Aufladung Stadium während der Auswertung Phase herabsetzt. Während der Auswertung Phase gibt das Vor-Aufladung Stadium die Ergänzung des Ausgangssignals aus, das vom Eingang Stadium empfangen wird. Der Puffer wird verbunden, um das Ausgangssignal vom Vor-Aufladung Stadium zu empfangen. Während der Vor-Aufladung und Auswertung Phasen gibt der Puffer die Ergänzung des Ausgangssignals aus, das vom Vor-Aufladung Stadium empfangen wird.